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    爱丁堡大学-CMOS课件2074701.pdf

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    爱丁堡大学-CMOS课件2074701.pdf

    EE3 Circuits Second Semester 2009/10 Robert Henderson Robert Henderson, The University of Edinburgh2 MOSFET Small Signal Models Gate-oxide and source/drain diode capacitances. Robert Henderson, The University of Edinburgh3 Equivalent Circuit 12 2n DStGSoxD VVVLWCI λ− 12n DSDSDStGSoxD VVVVVLWCI λ−− 1 −     kT qV SBD BD eII 1 −     kT qV SBS BS eII Linear Saturation Bulk-Drain Diode Bulk-Source Diode Robert Henderson, The University of Edinburgh4 General Small Signal Model Starting point d.c. analysis to find operating point Q-point Assumptions 1. Low frequency so ignore capacitances. 2. Small signal sinusoidal excitations around operating point so linear approximation is valid. Robert Henderson, The University of Edinburgh5 General Small Signal Model Small signal modelling 1. Non-linear devices can follow linear approximation for small signals. 2. Equivalent circuits are easier for algebraic analysis. 3. What constitutes a small signal depends on device, supporting circuit, operating point, allowable distortion etc. Robert Henderson, The University of Edinburgh6 General Small Signal Model Let V v VQ and I i IQ Where v is the small signal voltage of period T i is the small signal current of period T VQ is the quiescent operating voltage IQ is the quiescent operating current Robert Henderson, The University of Edinburgh7 General Small Signal Model Consider the MOS as a 4-terminal network with terminal 4 as the common reference. I i IQ i fV1, V2, V3 1. G 2. D 3. B 4. S MOS Transistor Robert Henderson, The University of Edinburgh8 General Small Signal Model QIVV fV V fV V fI ∂ ∂ ∂∂ ∂ ∂∂ ∂ ∂ 3 3 2 2 1 1 33,122,111,11 vyvyvyi 33,222,211,22 vyvyvyi 33,322,311,33 vyvyvyi Note the source terminal is common to each of 1,2,3 i.e. i1 is the current flowing in through G and out of S. Qnn VVm k mk V Iy ∂ ∂ , where VQn is the quiescent voltage, for all n1,2,3 Taylor series expansion Robert Henderson, The University of Edinburgh9 General Small Signal Model Robert Henderson, The University of Edinburgh10 General Small Signal Model Assuming IG 0 and IB 0 gives y1,k 0 and y3,k 0 Robert Henderson, The University of Edinburgh11 General Small Signal Model Assuming IG 0 and IB 0 gives y1,k 0 and y3,k 0 Robert Henderson, The University of Edinburgh12 Small Signal Model So the equations reduce to i2 y2,1v1 y2,2v2 y2,3v3 and the small signal equivalent circuit model is iDS gmvGS gDSvDS gmbvBS Robert Henderson, The University of Edinburgh13 Small Signal Parameters iDS gmvGS gDSvDS gmbvBS QGSVGS DS m V Ig ∂ ∂ QDSVDS DS DS V Ig ∂ ∂ QBSVBS DS mb V Ig ∂ ∂ DS DS gr 1 Transconductance gm Output Conductance gDS Output Impedance rDS Bulk Transconductance gmb Robert Henderson, The University of Edinburgh14 Small Signal Parameters iDS gmvGS gDSvDS gmbvBS ♦ Same results for PMOS ♦ Most analogue circuits operate the MOS transistors in saturation Robert Henderson, The University of Edinburgh15 Saturation Region iDS gmvGS gDSvDS gmbvBS QGSVGS DS m V Ig ∂ ∂ 12 2n DStGSoxDS VVVLWCI λ− 1n DStGSox GS DS VVV L WC V I λ− ∂ ∂ DSDSDSDm IIL WKVI L WKg βλ 2212 ≈ Robert Henderson, The University of Edinburgh16 Saturation Region iDS gmvGS gDSvDS gmbvBS QDSVDS DS DS V Ig ∂ ∂ 1 2 2n DStGS ox DS VVVL WCI λ− λ2n 2 tGSox GS D VV L WC V I − ∂ ∂ DS DS DS V Ig λ λ 1 Robert Henderson, The University of Edinburgh17 Saturation Region iDS gmvGS gDSvDS gmbvBS QBSVBS DS mb V Ig ∂ ∂ SB m mbs V gg φ2 γ Robert Henderson, The University of Edinburgh18 Linear Region iDS gmvGS gDSvDS gmbvBS QGSVGS DS m V Ig ∂ ∂ 1n DSDSox GS DS VV L WC V I λ ∂ ∂ DSnDSm VL WKVg ≈ β 12n DSDSDStGSoxDS VVVVVLWCI λ−− Robert Henderson, The University of Edinburgh19 Linear Region iDS gmvGS gDSvDS gmbvBS QDSVDS DS DS V Ig ∂ ∂ n DStGSox GS D VVV L WC V I −− ∂ ∂ DStGSDS VVVg −− β 12n DSDSDStGSoxDS VVVVVLWCI λ−− Robert Henderson, The University of Edinburgh20 Linear Region iDS gmvGS gDSvDS gmbvBS QBSVBS DS mb V Ig ∂ ∂ SB DS mbs V Vg φ2 γβ Robert Henderson, The University of Edinburgh21 LF vs HF Models Low Frequency LF Model - Ignore capacitors High Frequency HF Model Robert Henderson, The University of Edinburgh22 Full HF Model Robert Henderson, The University of Edinburgh23 Capacitor Models In CMOS there are two types of capacitance 1. Conductor/insulating gate oxide dielectric /conductor sandwich of fixed geometry Cε0εSiO2A/toxCoxLW 2. Depletion capacitance of diodes CCjA/1-VF/φBn where VFdiode bias voltage, Ajunction area, φBbarrier potential, Cj0zero volt bias capacitance density, n constant Robert Henderson, The University of Edinburgh24 Device Structure Robert Henderson, The University of Edinburgh25 MOS Capacitances Robert Henderson, The University of Edinburgh26 MOS Capacitances where LD is the lateral diffusion of the source and drain into the MOSFET channel under the gate oxide Linear Robert Henderson, The University of Edinburgh27 MOS Capacitances In order to maintain lumped modelling of capacitances both CGC CBC are distributed, in suitable proportion, to CGD, CGS and CBD, CBS respectively. In linear operation the distribution is 1/21/2. In saturation, much of the channel is an ohmic extension of the source region so the distribution 2/3 to source and 0 to drain, is chosen. Robert Henderson, The University of Edinburgh28 Overlap Capacitances CGD - is drain overlap capacitance part of CGC. CGS - is source overlap capacitance part of CGC. Overlap capacitance is caused by unwanted diffusion under the gate area WLD . Robert Henderson, The University of Edinburgh29 Cut-off Region When there is no inversion layer and the device is cut- off CBC 0 CGB COXWL CGB decreases to zero in linear and saturated operation. CBC is a junction capacitance in linear and saturation. CBD - is bulk source diffusion capacitance part of CBC . CBS - is bulk source diffusion capacitance part of CBC . Robert Henderson, The University of Edinburgh30 Capacitances Linear Robert Henderson, The University of Edinburgh31 Capacitances ♦ In reality these are distributed capacitances but to allow modelling they are treated as lumped. ♦ In practice junction capacitances are usually divided into an area term AS, AD - for source drain areas plus a periphery term PS, PD - for source drain perimeters corresponding to side-wall capacitance. Robert Henderson, The University of Edinburgh32 Capacitances ♦ For simple estimation, per-unit-area per-unit- perimeter values of capacitance are usually given in the process characterization data, for each transistor type diffusion. ♦ It is then simple to estimate the source drain capacitances by calculating the areas and perimeters, and by scaling each by these per-unit capacitance values and summing. ♦ SPICE does calculations of source and drain capacitance automatically if the source and drain area and peripheries are specified. Robert Henderson, The University of Edinburgh33 HF Model ♦ Replace each MOS FET by its small signal equivalent circuit and simplify the resulting schematic. Robert Henderson, The University of Edinburgh34 HF Model C1 CGS1 CGB1 C2 CBD1 CGD2 CBD2 CLOAD C3 CGD1

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